Ch06 Exercise
Yang Haoran 1/1/2023 FPGAVHDL
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# 取std_logic的绝对值
- 第一位不取
# Johnson counter
# GRAY COUNTER
# latch
- process 3 会产生latch
- 只有simulation会有区别（会一直循环，不能跑），synthesis不会有区别（sensitive list不会影响synthesis）
- sesitive list多写的话会让simulation变慢
- 也可以这么写
- proc 3只有1个Flipflop
- proc 4有两个Flipflop，因为tmp在使用之前没有赋值，所以综合的时候会把他作为一个记忆元件（memory element），所以tmp也会编程一个Flip-flop
# Function
